da SILICON INFUSION

3-Layer ISDB-T Modulator

Introduzione
La IP Core Silicon Infusion (ISDBT-M) Terrestrial Integrated Services Digital Broadcasting  realizza efficacemente  le funzioni di trasmissione digitale in bandabase come descritto nello standard ARIB STD-B31. Il core può processare un  transport-stream MPEG per layer, ed attuare tutto il necessario processo richiesto per dare in uscita un segnale baseband complesso ad un paio di DAC esterni. La larghezza di banda del segnale generato è direttamente relativa al clock di sistema fornito, come indicato nella tabella sottostante. Un campione è inviato al  DAC esterno ogni otto clock di sistema.

Occorrono due dispositivi esterni di SDRAM, uno per  il "time-interleaving" e l'altro per il funzionamento multi-layer.  Se uno o entrambi di queste caratteristiche non sono necessarie, le corrispondenti SDRAM(s) possono essere omesse. Ogni dispositivo SDRAM dovrebbe essere compatibile con un ISSI IS42S16400D-7TL 64Mbit DRAM sincrona (1 Mbit x 16 bit x 4). Il nucleo di ISDBT-M è ideale per applicazioni come la trasmissione televisiva digitale, telecamere mobili e unità di trasmissione esterne.

Caratteristiche

• Full 13-segment ISDB-T modulator
• 1 or 3-layer options (3-layers allow 2-layer operation)
• ARIB STD-B31 compliant (excluding Multiplex)
• Transport-stream interface for each supported layer
• Supports 2K, 4K & 8K FFT sizes (modes 1, 2 & 3)
• DQPSK, QPSK, 16QAM & 64QAM modulation schemes
• Separate TMCC & AC1/AC2 channel input ports both support dynamic operation
• Microprocessor controllable via SPI interface
• Two SDR SDRAM interfaces
  • Interleaver (only needed for timing interleaver)
  • Layer alignment (only needed for 3-layer operation)
• 1, 2, 4, 8, 16 & 32 timing interleaver depths
• 1/2, 2/3, 3/4, 5/6 & 7/8 code rates
• 1/4, 1/8, 1/16 & 1/32 guard intervals
• Time windowing reduces effects of OFDM symbol discontinuities
• Test-mode traffic generator
• Fully synchronous design
  • System clock depends on transmission bandwidth
    • (4096/63) MHz for 6MHz bandwidth
    • (2048/27) MHz for 7MHz bandwidth
    • (16384/189) MHz for 8MHz bandwidth
  • Parallel layer interface clock(s)
    • Separate interface clock per supported layer
• Suitable for Xilinx FPGA only
  • Needs Xilinx FFT core generated in Xilinx CoreGen
  • Other FPGA & ASIC vendors supported on request
• Hardware evaluation board (available extra)